前言
数字逻辑解决方案的开发人员可以选择一系列平台来实现其解决方案。该平台的选择不外乎根据潜在的市场规模或开发阶段（如样机制作与生产）选择ASIC或 FPGA之一。
在此白皮书中，我们将详细介绍一个简单的卷积滤波器，并概括如何使用HLS将其导入至不同的FPGA平台。我们还将重点介绍在导入至不同的平台时为获得最佳性能可能需要的各种优化，以及可用于提升性能的编码样式。
数字逻辑解决方案的开发人员可以选择一系列应用程序来实现其解决方案。实现解决方案的选择不外乎根据潜在的市场规模或开发阶段（如样机制作与量产）选择ASIC或FPGA之一。
两种解决方案的开发人员都希望能够使用与器件无关的代码，以便灵活地重新导入不同的技术。在样机制作期间导入至 FPGA，而在量产期间则转至 ASIC，便是一个例子。
如果是开发将基于多种技术运行的 IP 内核，开发人员甚至可能希望与多个不同的 FPGA 供应商合作。
使用高级语言显著缩短了开发时间，因为它将功能与实现进行分离，而且不需要使用时钟周期精准仿真进行验证。High-Level Synthesis (HLS) 在开发基于数据流的应用程序（例如机器学习推理和图像处理等图像和信号处理算法）时可提供最大的好处。
Catapult HLS 允许开发人员使用 C/C++ 和导入至各种不同 FPGA 器件（包括来自 Xilinx、Intel 和 Achronix 的器件）的综合 RTL 来定义自己的算法。
在此白皮书中，我们将详细介绍一个简单的卷积滤波器，并概括如何使用 Catapult HLS 将其导入至不同的 FPGA平台。我们还将重点介绍在导入至不同的平台时为获得最佳性能可能需要的各种优化，以及可用于提升性能的编码样式。
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来源：Mentor明导
